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磁盘：
1假设磁盘存储器共有6个盘片，最外两侧盘面不能记录，每面有204条磁道，每条磁道有12个扇段，每个扇段有512B，磁盘机以7200rpm速度旋转，平均定位时间为8ms。计算：（1）该磁盘存储器的存储容量。（2）该磁盘存储器的平均寻址时间。
（1）6个盘片共有10个记录面，磁盘存储器的总容量为512B×12×204×10=12533760B（2）磁盘存储器的平均寻址时间包括平均寻道时间和平均等待时间。其中
平均寻道时间即平均定位时间为8ms平均等待时间与磁盘转速有关。根据磁盘转速为7200rpm，得磁盘每转一周的平均时间为[60s/(7200rpm]×0.5≈4.165ms故平均寻址时间为8ms+4.165ms=12.165ms
2.磁盘组有6片磁盘，最外两侧盘面可以记录，存储区域内径22cm，外径33cm，道密度为40道/cm，内层密度为400位/cm，转速3600转/分。共有多少存储面可用：6X2=12面共有多少柱面:((33-22/2*40=220道盘组总存储容量是多少：2*3.14*（22/2）*400*220*12bits
数据传输率是多少：2*3.14*（22/2）*400/(60/3600bit/s3.某磁盘存储器转速为3000转/分，共有4个记录盘面，每毫米5道，每到记录信息12288字节，最小磁道直径为230mm，共有275道，求：
磁盘存储器的存储容量：275*12288*4Byte
最高位密度:12288/230*3.14=17B/mm=136b/mm
最低位密度:12288/(230+275/5*2*3.14=11B/mm=92b/mm磁盘数据传输率:12288/(60/3000=614400B/s平均等待时间:(60*1000/3000/2=10msCache命中率的：
1.CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，问：（1）cache/主存系统的效率是多少；（2）平均访问时间是多少；
解：h=Nc/(Nc+Nm=1900/(1900+100=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-rh=1/(5+(1-5×0.95=83.3%ta=tc/e=50ns/0.833=60ns
2、某计算机系统的内存由Cache和主存构成，Cache的存取周期为45ns，主存的存取周期为200ns。已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存，求：（1）Cache的命中率是多少？（2）CPU访问内存的平均访问时间是多少？（3）Cache/主存系统的效率是多少？
解：⑴命中率H＝（4500－340）/4500＝0.92。⑵CPU访存的平均时间T＝0.92×45＋(1－0.92×200＝57.4ns⑶cache-主存系统的效率e＝45/57.4=78℅3、已知cache/主存系统效率为85%，平均访问时间为60ns，cache比主存快4倍，求主存存储器周期是多少？cache命中率是多少？因为Ta=Tc/e所以Tc=Ta×e=60×0.85=51ns(cache存取周期；
r=4,Tm=Tc×r=510×4=204ns(主存存取周期；因为e=1/[r+(1-rH]所以H=2.4/2.55=0.94；
4、已知cache命中率Ｈ＝0.98，主存比cache慢４倍，已知主存存取周期为200ns，求cahce／主存系统的效率和平均访问时间。∵r=tm/tc=4∴tc=tm/4=50nse=1/[r+(1-rh]=1/[4+(1-4×0.98]ta=tc/e=tc×[4-3×0.98]=50×1.06=53ns
5假定某计算机系统中处理器的时钟频率为2GHz，所配硬盘驱动中共有4个磁头，每个盘面有的5000个磁道，每个磁道有1000个扇区，每个扇区的数据容量都是512B,磁盘的转速为6000RPM，平均寻道时间为5ms.假定在一个相当长的时内磁盘一直在进行I｜O操作，采用DMA方式进行，DMA传送的平均长度为8个扇区，每次DMA传送处理器为初始化和后处理总共花1000个时钟周期。请问：（1）该磁盘驱动的容量大约有多少？（2）该磁盘驱动的平均存储时间为多少？（3）处理器用于硬盘的时间占整个处理器的时间为多少？（4）如果有人提出采用中断方式，磁盘每准备好64位数据申请一次中断，每次磁盘处理器所花时间约为500个时钟。你认为这种做法行得通吗（1）5000*1000*512*4=10GB。(60/6000*1000/2+5=10ms.
(1000*512B/(60/6000s=512*1000000B/S.(10的5次方(512*1000000B/S/(8*512B/S=12500次/S12500次/S*1000T/次=1.25*100000000T/S.
(1.25*100000000T/S/(2*10000000000T/S=0.625%(4
(1000*512*8B/(10*10的负3次方=2的12次方*1000000b/s.
(2的12次方*1000000b/s./64b/次=2的6次方*1000000b/s.2的6次方*1000000b/s.*500=3.2G个T行不通。因为3.2G>2G.Cach地址映射
1.假设主存容量为512KB，Cache容量为4KB，每个字块为16个字，每个字32位。（1）Cache地址有多少位？可容纳多少块？（2）主存地址有多少位？可容纳多少块？
（3）在直接映射方式下，主存的第几块映射到Cache中的第5块（设起始字块为第1块）？（4）画出直接映射方式下主存地址字段中各段的位数。解：（1）根据Cache容量为4KB（2^12=4K），Cache地址为12位。由于每字32位，则Cache共有4KB/4B=1K字。因每个字块16个字，故Cache中有1K/16=64块。（2）根据主存容量为512KB（2^19=512K），主存地址为19位。由于每字32位，则主存共有512KB/4B=128K字。因每个字块16个字，故主存中共128K/16=8192块。（3）在直接映射方式下，由于Cache共有64块，主存共有8192块，因此主存的5，64+5，2×64+5，„„，2^13-64+5

块能映射到Cache的第5块中。
（4）在直接映射方式下，主存地址字段的各段位数分配如图4.6所示。其中字块内地址为6位（4位表示16个字，2位表示每字32位），缓存共64块，故缓存字块地址为6位，主存字块标记为主存地址长度与Cache地址长度之差，即19-12=7位。
主存字块标记（7位）Cache字块标记（6位）字块内地址（6位）主存字块标记（7位）Cache字块标记（6位）字块内地址（6位）
2.假设主存容量为512K×16位，Cache容量为4096×16位，块长为4个16位的字，访存地址为字地址。
（1）在直接映射方式下，设计主存的地址格式。（2）在全相联映射方式下，设计主存的地址格式。（3）在二路组相联映射方式下，设计主存的地址格式。
（4）若主存容量为512K×32位，块长不变，在四路组相联映射方式下，设计主存的地址格式。
解：（1）根据Cache容量为4096=2^12字，得Cache字地址为12位。根据块长为4，且访存地址为字地址，得字块内地址为2位，即b=2，且Cache共有4096/4=1024=2^10块，即c=10。根据主存容量为512K=2^19字，得主存字地址为19位。在直接映射方式下，主存字块标记为19-12=7。主存的地址格式如图主存字块标记（7位）Cache字块标记（10位）字块内地址（2位）
（2）在全相联映射方式下，主存字块标记为19-b=19-2=17位，其地址格式如图主存字块标记（17位）字块内地址（2位）
（3）根据二路组相联的条件，一组内有2块，得Cache共分1024/2=512=2^q组，即q=9，主存字块标记为19-q-b=19-9-2=8位，其地址格式如图。主存字块标记（8位）组地址(9字块内地址（2位）
（4）若主存容量改为512K×32位，即双字宽存储器，块长仍为4个16位的字，访存地址仍为字地址，则主存容量可写为1024K×16位，得主存地址为20位。由四路组相联，得Cache共分1024/4=256=2^q组，即q=8。对应该条件下，主存字块标记为20-8-2=10位，其地址格式如图，主存字块标记（8位）组地址(10字块内地址（2位）
3.设某机主存容量为16MB，Cache的容量为8KB。每字块有8个字，每字32位。设计一个四路组相联映象的Cache组织，要求：（1）画出主存地址字段中各段的位数。
（2）设Cache初态为空，CPU依次从主存第0、1、2、„„99号单元读出100个字（主存一次读出一个字），并重复此次序读10次，问命中率是多少？
（3）若Cache的速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？（4）系统的效率为多少？解:
（1）根据每个字块有8个字，每个字32位，得出主存地址字段中字块内地址字段为5位，其中3位为字地址，2位为字节地址。根据Cache容量为8KB＝2^13B，字块大小为2^5B，得Cache共有2^8块，故c＝8。根据四路组相联映象2^r＝4，得r＝2，则q＝c-r＝8-2＝6位。根据主存容量为16MB＝2^24B，得出主存地址字段中主存字块标记为24－6－5＝13位。主存地址字段各段格式如图。主存字块标记（13位）组地址(16位字块内地址（5位）
（2）由于每个字块中有8个字，而且初态Cache为空，因此CPU读第0号单元时，未命中，必须访问主存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU读1～7号单元时，均命中。同理CPU读第8、16、„„96号单元时均未命中。可见CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全部命中，命中率为（100*10-13）/（100*10）=0.987.（3）根据题意，设主存存取周期为5t，Cache的存取周期为t，没有Cache的访问时间为5t×1000，有Cache的访问时间为t(1000－13＋5t×13，则有Cache和没有Cache相比，速度提高的倍数为5t*1000/[t*(1000-13+5t*13]-1=3.75
（4）根据（2）求得的命中率0.987，主存的存取周期为5t，Cache的存取周期为t，得系统的效率为t/[0.987*t+0013*5t]*100%=95%.
4.假设CPU执行某段程序时，共访问Cache2000次，访问主存50次。已知Cache的存取周期为50ns，主存的存取周期为200ns。求Cache－主存系统的命中率、效率和平均访问时间。解：（1）Cache的命中率为2000/(2000+50=0.97
（2）由题可知，访问主存的时间是访问Cache时间的4倍（200/50=4）
设访问Cache的时间为t，访问主存的时间为4t，Cache－主存系统的访问效率为e，则e=访问Cache的时间/平均访问时间=t/(0.97*t+0.03*4t*100%=91.7%
（3）平均访问时间=50ns×0.97＋200ns×(1–0.97=54.5ns第七章
１.某机主存容量为位，且存储字长等于指令字长，若该机指令系统可完成108种操作，操作码位数固定，且具有直接、间接、变址、基址、相对、立即等六种寻址方式，试回答：（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围；（3）一次间址和多次间址的寻址范围；（4）立即数的范围（十进制表示）；（5）相对寻址的位移量（十进制表示）；（6）上述六种寻址方式的指令哪一种执行时间最短？哪一种最长？为什么？哪一种便于程序浮动？哪一种最适合处理数组问题？
（7）如何修改指令格式，使指令的寻址范围可扩大到4M？
（8）为使一条转移指令能转移到主存的任一位置，可采取什么措施？简要说明之。

解：（1）单字长一地址指令格式：OP(7M(3A(6
OP为操作码字段，共7位，可反映108种操作；M为寻址方式字段，共3位，可反映6种寻址操作；A为地址码字段，共16-7-3=6位。（2）直接寻址的最大范围为2^6=64。
（3）由于存储字长为16位，故一次间址的寻址范围为2^16；若多次间址，需用存储字的最高位来区别是否继续间接寻址，故寻址范围为2^15。（4）立即数的范围为-32~~31（有符号数），或0~~63（无符号数）。（5）相对寻址的位移量为-32~~31。
（6）立即寻址的指令执行时间最短。间接寻址在指令的执行阶段要多次访存(一次间接寻址要两次访存，多次间接寻址要多次访存，故执行时间最长。变址寻址由于变址寄存器的内容由用户给定，而且在程序的执行过程中允许用户修改，而其形式地址始终不变，故变址寻址的指令便于用户编制处理数组问题的程序。相对寻址操作数的有效地址只与当前指令地址相差一定的位移量，与直接寻址相比，更有利于程序浮动。
（7）方案一：为使指令寻址范围可扩大到4M，需要有效地址22位，此时可将单字长一地址指令的格式改为双字长，如下图示：OP(7位MOD（3位）A(高6位
A(低16位

（8）为使一条转移指令能转移到主存的任一位置，寻址范围须达到4M，除了采用(7方案一中的双字长一地址指令的格式外，还可配置22位的基址寄存器或22位的变址寄存器，使EA=(BR+A（BR为22位的基址寄存器或EA=（IX）+A(IX为22位的变址寄存器，便可访问4M存储空间。还可以通过16位的基址寄存器左移6位再和形式地址A相加，也可达到同样的效果。
总之，不论采取何种方式，最终得到的实际地址应是22位
２．设某机配有基址寄存器和变址寄存器，采用一地址格式的指令系统，允许直接和间接寻址，且指令字长、机器字长和存储字长地均为16位。(1若采用单字长指令，共能完成105种操作，则指令可直接那寻址范围是多少？一次间接寻址的寻址范围是多少？画
出其指令格式并说明名字段的含义。
(2若存储字长不变，可采用什么方法直接访问容量为16MB的主存？答：（1）在单字长指令中，根据能完成105种操作，取操作码7位。因允许直接和间接寻址且有基址寄存器和变址寄存器，故取2位寻址特征位，其指令格式如下：OP：7M:2AD：7
其中，OP为操作码，M为寻址特征，AD为形式地址。
这种指令格式可直接寻址2^7=128一次间接寻址的寻址范围是2^6=65536（2）容量为16MB的存储器，正好与存储字长为16位的8M存储器容量相等，即16MB=8M*16位。欲使指令直接访问16MB的主存，可采用双字长指令，其操作码和寻址特征位均不变。其格式如下：OP：7M:2AD：7AD：2
其中，形式地址为AD1//AD2,共7+16=23位，2^23=8M，即可直接访问主存的任一位置。3.某模型机共有64种操作，操作码位数固定，且具有以下特点：（1）采用一地址或二地址格式；
（2）有寄存器寻址、直接寻址和相对寻址（位移量为–128~+127）三种寻址方式；（3）有16个通用寄存器，算术运算和逻辑运算的操作数均在寄存器中，结果也在寄存器中；（4）取数/存数指令在通用寄存器和存储器之间传送数据；（5）存储器容量为1MB，按字节编址。
要求设计算逻指令、取数/存数指令和相对转移指令的格式，并简述理由。解：（1）算逻指令格式为“寄存器−寄存器”型，取单字长16位。OP:6M:2Ri:4Rj:OP（6位）M(2位Ri(4位Rj(4位
其中，OP为操作码，6位，可实现64种操作；M为寻址模式，2位，可反映寄存器寻址、直接寻址、相对寻址；Ri和Rj各取4位，指出源操作数和目的操作数的寄存器（共16个）编号。
（2）取数/存数指令格式为“寄存器−存储器”型，取双字长32位，格式如下：OP（6位）M(2位Ri（4位）A1(4位）A2(16位
其中，OP为操作码，6位不变；M为寻址模式，2位不变；Ri为4位，源操作数地址（存数指令）或目的操作数地址（取数指令）；A1和A2共20位为存储器地址，可直接访问按字节编址的1MB存储器。（3）相对转移指令为一地址格式，取单字长16位，格式如下：OP（6位）M(2位A（8位）
其中，OP为操作码，6位不变；M为寻址模式，2位不变；A为位移量8位，对应位移量为–128~+127。4.设某机共能完成110种操作，CPU有8个通用寄存器（16位），主存容量为4M字，采用寄存器−存储器型指令。
（1）欲使指令可直接访问主存的任一地址，指令字长应取多少位？画出指令格式。
（2）若在上述设计的指令字中设置一寻址特征位X，且X=1表示某个寄存器作基址寄存器，画出指令格式。试问基址寻址可否访问主存的任一单元？为什么？如不能，提出一种方案，使其可访问主存的任一位置。
（3）若主存容量扩大到4G字，且存储字长等于指令字长，则在不改变上述硬件结构的前提下，可采用什么方法使指令可访问存储器的任一位置？

解：（1）欲使指令可直接访问4M字存储器的任一单元，采用寄存器−存储器型指令，该机指令应包括22位的地址码、3位寄存器编号和7位操作码，即指令字长取22+3+7=32位，指令格式为OP（7位）R(3位A（18位）
（2）上述指令格式中增设一寻址特征位，且X=1表示某个寄存器作基址寄存器RB。其指令格式为OP（7位）R(3位X(1Rb(3A（18位）
由于通用寄存器仅16位，形式地址18位，不足以覆盖4M地址空间，可将RB寄存器内容左移6位，低位补0，形成22位基地址，然后与形式地址相加，所得的有效地址即可访问4M字存储器的任一单元。
（3）若主存容量扩大到4G字，且存储字长等于指令字长，则在不改变上述硬件结构的前提下，采用一次间址即可访问存储器的任一单元，因为间址后得到的有效地址为32位，2^32=4G。填空
1.动态RAM是靠电容存储电荷原理存储信息,因此一般在2ms时间内必须刷新一次,刷新与存储矩阵行数有关,静态RAM靠触发器工作原理
2.置”0”允许中断触发器可通过关中断指令和在中断响应时,由硬件自动关中断实现
3.若采用硬件向量法形成中断服务程序的入口地址,则CPU在中断周期需完成保护中断,硬件关中断,向量地址送至PC操作.
4.总线通信控制通常有:同步通信,异步通信,半同步通信和分离式通信四种
5.单重中断的中断服务程序的执行顺序为中断请求,中断判优,中断响应,中断服务和中断返回
6.I/O与主机交换信息时的控制方式主要有程序查询方式,程序中断方式,直接存储器存取方式,I/O通道方式和I/O处理机方式.
7.指令是由操作码和地址码两部分组成.
8.总线的集中优先权仲裁方式有链式查询,计数器定时查询,独立请求方式.9.将运算器和控制器合起来统称为中央处理器
10.对Cache进行写操作的方法主要有写直达法和写回法
11.在DMA方式中,CPU和DMA控制器通常采用三种方法来分时使用主存,它们是停止CPU访问主存,周期挪用和DMA和CPU交替访问主存.
12总线的集中优先权仲裁方式有（集中式）和（分布式）13计算机三大部分组成：CPU，I/O设备及主存储器。
14计算机硬件的主要技术指标：机器字长（机器字长是指CPU一次能处理数据的位数）存储容量（存储容量=存储单元个数*存储字长）运算速度。
15总线分类：按连接部件分为片内总线，系统总线（数据总线，地址总线，控制总线）通信总线
16异步通信：异步通信采用应答方式（分为不互锁，半互锁，全互锁）异步串行通信的数据传送速率用波特率衡量。波特率是指单位时间内传送二进制数据的位数，用BPS表示。
17设总线的时钟频率为8MHz，如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？总线周期=时钟周期=1/频率=1/8MHz=0.125μs总线带宽=16b/T=16×8MHz=64Mbps=16MBps。
18在一个32位的总线系统中，总线的时钟周期频率为66MHz，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。若想提高数据的传输率，可采取什么措施？
总线最短传输周期=4×1个时钟周期=4×（1/66MHz）=4/66(μs。总线的最大传输率=32b/T=66MBps=528Mbps。19提高数据的传输率：总线系统改为64位，频率不变；宽度不变，频率加到132MHz。
在异步串行传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止位。若要求每秒传送120个字符，试求传送的波特率和比特率。一个字符包括：1+8+1+2=12位
波特率为：12（位）×120（字符）=1440波特
有效数据位为8位，则比特率为=1440×（8/12）=960bps。选择
1.计算机操作的最小单位时间是时钟周期
2.在键盘输入过程中,每按一次键会提出中断请求3.Cache与主存的地址映射是由硬件自动完成的.4.总线复用方式可以减少总线中信号线数量.
5.中断发生时,程序计数器内容的保护和更新,是由硬件自动完成.1运算器进行除法运算时用于存放商的寄存器为MQ2存储器数据寄存器的位数取决于存储字长
3在计数器定时查询方式下，若计数从0开始，则设备号小的优先级高4DMA方式中周期窃取是窃取一个存取周期5某机字长8位（其中1位为符号位），则机器数所能表示的范围是-128~127
6下列器件中存取速度最快的是寄存器7便于编制循环的寻址方式是寄存器间接寻址变址寻址用于处理数组8位移量相对寻址9多道程序基址寻址10三种集中式总线控制中链式查询方式对电路故障最敏感11CPU响应中断的时间是执行周期结束12X是整数，【X】补=（011100011）2，X的十进制其真值为227存储系统层次结构主要体现在缓存--主存和主存--辅存这2个存储层次上。构成了缓存，主存，辅存三级存储系统。
半导体存储芯片的译码驱动方式有两种线选法和重合法。动态RAM基本单元电路有三管式和单管式2种，
动态RAM刷新分为：1）集中刷新2）分散刷新3）异步刷新
提高访存速度：寻找高速元件和采用层次结构以外，调整主存的结构

单体多字系统，多体并行系统（高位交叉顺序编址，低位交叉轮流编址）地址映射方式：直接映射（低），全相联映射（空间利用率高，复杂电路），组相联映射CPU与Cache之间通常一次传送一个字，Cache与主存之间是字块传送
通常将IO设备码看做地址码，对IO地址码的编址可采用两种方式：统一编址或不统一编址。统一编址就是将IO设备的地址看做是存储器地址的一部分。就是对IO设备的访问，所用的指令与访存指令相似。不统一编址就是指IO地址和存储器地址是分开的，所有对IO设备的访问必须有专用的IO指令。
所谓硬件向量法，就是通过向量地址来寻找设备的中断服务程序入口地址，而且向量地址是由硬件电路产生的。CPU响应I/O设备提出中断请求的条件是必须满足CPU中的允许中断触发器EINT为1。
保护现场有2个含义：其一是保存程序的断点；其二是保存通用寄存器和状态寄存器的内容。前者由中断隐指令完成，后者用进栈指令PUSH将各寄存器的内容推入堆栈保护，即将程序中断时的“现场”保存起来。DMA数据传送过程：预处理，数据传送，后处理3个阶段。
DMA特点：1）DMA方式靠硬件传送2）DMA方式可在指令周期内的任一存取周期结束时响应3）DMA没有处理异常事件的能力，用于大批数据的传送，提高数据吞吐量4）DMA方式不中断现行程序，无须保护现场。5）DMA的优先级比程序中断的优先级高。
把每一条指令系统语言的语句称为机器指令将全部机器指令的集合称为机器的指令系统。寻址方式分为指令寻址和数据寻址。指令寻址分为顺序寻址和跳跃寻址。1立即数寻址2直接寻址EA=A
3隐含寻址4间接寻址便于编制程序2次EA=(A5寄存器寻址EA=R
6寄存器间接寻址EA=(Ri循环程序7基址寻址OSEA=A+(BR8变址寻址数组EA=A+(IX
9相对寻址转移类指令EA=(PC+A10堆栈寻址

本文来源：https://www.2haoxitong.net/k/doc/9a35e25b763231126fdb114a.html

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