一设计任务
数字式竞赛抢答器
二设计条件
本设计基于学校实验室Multisim8.0仿真软件和计算机.三设计要求
1、设计制作一个可容纳4组的数字式抢答器，每组设置一个抢答按钮供抢答者使用。
2、根据数字式抢答器的功能和使用步骤，设计抢答者的输入抢答锁定电路、抢答者序号编码、译码和显示电路。
3、设计定时电路，声、光报警或音乐片驱动电路。4、设计控制逻辑电路，启动、复位电路。
四设计内容
1．设计思想
根据设计的要求分块设计抢答、锁存、计时、显示、和报警功能。（1）抢答和锁存电路要求能够对信号进行存储和所定，可用触发器组成。（2）对于显示部分就直接用编码器、七段数码管驱动译码器和七段数码管组成。（3）计时电路是按秒进行倒计时,所以计时电路可以减法计数器、秒脉冲生成电路、和显示电路。由于电路对秒脉冲信号的占空比要求的不高所以可以用555定时器构成多谐振荡电路来实现.
（4）报警电路，按题目要求可采用声、光报警，光报警用发光二极管电路实现声报警用蜂鸣器来实现。
各个模块设计好后要把各个模块组合起来进行调试,主要是解决题目中要求的多个锁定问题：
（1）抢答后抢答电路的锁定功能。（2）抢答后计时器的锁定功能。
（3）计时结束后无人抢答时抢答电路的锁定功能。
（4）计时结束后无人抢答时计时器的锁定功能。
2．电路结构与原理图
根据设计要求和设计思路画出抢答器的组成框图:
报警器七段数码管显示译码
秒脉冲电路计时器主控电路
七段数码管显示译码抢答按键
图(1四人智力竞赛抢答器系统框图
⑴触发锁存电路分析:
图(2触发锁存电路
U21
45121319
1D2D3D4D~CLRCLK
1Q~1Q2Q~2Q3Q~3Q4Q~4Q
237610111514
74175N
图(374LS175的管脚图
触发锁存电路主要是由集成寄存器74LS175、四输入与非门74LS20和二输入与非门74LS00构成.一个4位的集成寄存器74LS175的管脚图。其中CLR是异步清零控制端。在往寄存器中寄存数据或代码之前，必须先将寄存器清零,否则有可能出错。1D～4D是数据输入端,在CP脉冲上升沿作用下，1D～4D端的数据被并行地存入寄存器。输出数据可以并行从1Q～4Q端引出，也可以并行从1Q～4Q端反码引出。
