数字逻辑电路分为两大类

数字系统的逻辑电路分为两大类，即组合逻辑电路和（ ）

<答案>时序逻辑电路

填空题 0.4 2 1

时序电路的输出与（ ）有关。

<答案>当前输入和当前状态

填空题 0.4 2 1

组合电路中的险态是由于（ ）引起的

<答案>门电路的延时

填空题 0.4 2 1

组合电路中的险态是由于（ ）引起的。

①门电路的逻辑关系 ②门电路的延时

③电路干扰 ④随机信号

<答案>2

选择题 0.4 2 4

在数字逻辑电路中，高电平用“1”表示，低电平用“ 0” 表示 。

<答案>F

判断题 0.2 1 0

功能相同的两个逻辑电路，若其中一个有险象，则另外一个也有险象 （ ）

<答案>F

判断题 0.2 1 0

并不是所有的竞争都会产生冒险 （ ）

<答案>T

判断题 0.2 1 0

设Si为一位全加器的和，（Si）d为Si的对偶式，则有Si=（Si）d （ ）

<答案>T

判断题 0.5 7 0

时序电路的结构特征是包含有存储元件。 （ ）

<答案>T

判断题 0.2 1 0

设A，B均为一位二进制数，则它的半加和SH=AB+AB或A⊕B （ ）

<答案>T

判断题 0.2 1 0

功能相同的逻辑电路，若其中有一个有险象，则其它电路也有险象 （ ）

<答案>F

判断题 0.7 1 0

从电路结构来看，组合逻辑电路具有哪两个特点？

<答案>1）电路由逻辑门组成，没有存储器件，无记忆功能；

2）输入信号是单向传输的，电路中不存在任何反馈回路。

问答题 0.4 10 0

判断函数F=（A + B ）（A + C ）组成的逻辑电路是否存在冒险，若存在则消除可能出现的冒险

<答案>可以出现险态，当B=1，C=1时，F＝A A,出现险态，通过增加冗余项来消除险态。

F=（A+B）（A+C）（B+C）

分析题 0.6 10 0

用基本公式和基本规则证明下列等式

A⊕B⊕C=A⊙B⊙C

<答案>证明

原式左边=A⊕B⊕C=AB⊕C+AB⊕C = A (B C + B C ) + A ( B C + B C )

= A B C + A B C + A B C + A B C

原式右边=A⊙B⊙C=A B⊙C + A (B⊙C) = A ( B C + B C ) + A ( B C + B C )

= A B C + A B C + A B C + A B C

原式左边=右边

证明题 0.4 10 0

用或非门实现函数

F（A，B，C，D）=∏M（0，1，2，3，8，12）·∏d（4，5）

<答案>A

设计题 0.5 10 0

用或非门实现函数

F（A，B，C，D）＝AB＋AC＋AD＋AD

<答案>

设计题 0.5 10 0

设计一个代码转换电路，将一位8421BCD码转换成余3码。要求：

1）建立真值表

2）写出函数的最小项表达式

3）化简函数表达式

4）将表达式表示成“与非”形式

（要求按设计步骤做，不要求画逻辑图）。

<答案>真值表

2)函数表达式

W(A,B,C,D)=∑m(5,6,7,8,9)+∑d(10,11,12,13,14,15)

X(A,B,C,D)=∑m(1,2,3,4,9)+∑d(10,11,12,13,14,15)

Y(A,B,C,D)=∑m(0,3,4,7,8)+∑d(10,11,12,13,14,15)

Z(A,B,C,D)=∑m(0,2,4,6,8)+∑d(10,11,12,13,14,15)

3) 化简函数表达式

W(A,B,C,D) = A+BC+BD

X(A,B,C,D) = B C + B D + B C D

Y (A,B,C,D) = C D + C D

Z(A,B,C,D) = D

3) 将表达式表示成“与非”形式

W(A,B,C,D)= A+BC+BD = A B C B D

X(A,B,C,D)= B C + B D + B C D = B C B D B C D

Y(A,B,C,D)= C D + C D =C D +C D

Z(A,B,C,D) = D

设计题 0.5 14 0

用与非门设计一个组合电路，该电路输入为一位十进制821BCD码，但输入的数字为素数时，输出F为1，否则F为0。要求：

1） 建立真值表

2） 写出输出函数的最小项表达式

3） 化简函数表达式

4） 将表达式表示成“与非”形式

（要求按设计步骤做，不要求画逻辑图）

<答案>

设计题 0.5 17 0

设计一个代码转换电路，将一位十进制数的余三码转换成2421码。要求：

a) 建立真值表

b) 写出函数的最小项表达式

c) 化简函数表达式

d) 将表达式表示成“与非”形式

（要求按设计步骤做，不要求画逻辑图）。

<答案>

设计题 0.6 16 0

用与或非门设计一个BCD码变余3码的转换电路。（要求按设计步骤做，最后得到与或非形式的表达式即可，不要求画逻辑图）。

<答案>

设计题 0.5 14 0

用门电路设计一个比较两个两位二进制数A及B的电路，要求当A=B   时，输出F＝1。

<答案>设A=x1x2 B=y1y2

F = x1 x2 y1 y2 + x1 x2 y1 y2 + x1 x2 y1 y2+ x1 x2 y1 y2

设计题 0.5 10 0

设计一个奇偶判别电路，其输入为一位十进制的BCD码。当输入为偶数时，电路输出为0；当输入为奇数时，电路输出为１，如图所示。列出描述该电路的布尔函数真值表并得到最简代数式，并画出逻辑电路图。

<答案>

设计题 0.4 10 0

已知X=x1x2，Y=y1y2，其中x1，x2，y1，y2∈{0，1}，试用与非门设计一个判X ≤Y的逻辑电路。

要求：①列出真值表

②写出X≤Y的表达式

③卡诺图化简

④ 用与非门表示化简后的函数表达式

<答案>

设计题 0.5 12 0

某执行机构只有在接收到三路信息完全相同时才能正常工作，否则就会产生告警。（假设工作信息用“1”表示，告警信息用“0”表示）试用四选一多路选择器，设计一个满足上述要求的逻辑电路。

<答案> 工作信息 F1 = A B C + A B C = ∑m(0,7)

报警信息 F2 = A B C + A B C = ∑m(1,2,3,4,5,6)

四路选择器的输出 W = A1 A0 D0 + A1 A0 D1 + A1 A0 D2 + A1 A0 D3

欲使W=F1,则应有四路选择器的第一组 D0=C D1=0 D2=0 D3=C

F2(A,B,C) = A B C + A B C + A B C + A B C + A B C + A B C

= A B C + A B (C + C) + A B (C + C) + A B C

欲使W=F2,则应有四路选择器的第二组 D0=C D1=1 D2=1 D3=C

设计题 0.7 10 0

判断函数F (A,B,C) = A B + A C是否发生竞争？竞争结果是否会产生险象？若可能产生险象，试用增加冗余项的办法消除

<答案>会发生竞争，并导致险象，若增加一项BC可以消除险态

即 F(A,B,C) = A B + A C + B C

分析题 0.4 4 0

判断逻辑函数 F = A C + A C D + B C D实现的逻辑电路是否存在冒险，若有，如何消除。

<答案>存在冒险 当A=B=D=1和 A=1 B=0 D=1时 F = C + C

消除的办法是增加冗余项

F = A C + A C D + B C D +A D

CD AB 00 01 11 10

00

01

11

10

分析题 0.5 4 0

设计一个逻辑电路,其输入为四位二进制数,当输入二进制数能被4或5整除时,电路给出指示,要求用“与非”门设计。

<答案>

设计题 0.5 12 0

判断逻辑函数 F = （A + B ）（B + C ）（A + C）实现的逻辑电路是否存在冒险，若有，如何消除

<答案>存在冒险

F = （A + B ）（B + C ）（A + C）C

分析题 0.6 5 0

判断逻辑函数 F（A，B，C，D）= A D + B D实现的逻辑电路是否存在冒险，若有，如何消除。

<答案>存在冒险 当A=B=1时, F = D + D

消除 F(A,B,C,D) = A D + B D + A B

分析题 0.4 3 0

判断逻辑函数 F = A C + A C D + B C D实现的逻辑电路是否存在冒险，若有，如何消除。

<答案>

CD AB 00 01 11 10

存在冒险

消除 F = A C + A C D + B C D + A B D

分析题 0.5 5 0

组合逻辑电路的特点是( )

<答案>无记忆功能,无反馈回路

填空题 0.4 2 1

所谓组合电路的险象是( )

<答案>由于门电路的延时，当输入变化时,产生竞争，有的竞争导致电路产生错误输出

填空题 0.4 2 1

在数字电路中高电平用“1”表示，低电平用“0”表示。……………（ ）

<答案>F

判断题 0.2 1 0

用与非门设计一个无冒险的组合逻辑电路。该电路的输入为一位十进制数的余3码，当输入的数值能被3整除时，输出F为1，否则F为0。要求：

1、作出该电路的真值表；

2、用卡诺图法化简逻辑函数；

3、所设计的电路没有险象。

<答案>

设计题 0.6 10 0

用与非门设计一个无冒险的组合逻辑电路。该电路的输入为一位十进制数的8421码，当输入的数值不为0且能被3整除时，输出F为1，否则F为0。要求：

1、作出该电路的真值表；（8分）

2、用卡诺图法化简逻辑函数；（6分）

3、所设计的电路没有险象。（6分）

<答案>

设计题 0.6 13 0

设计一个检测器的组合电路，检测四位二进制码中1的个数是否为偶数，若为偶数个1，则输出F为1，否则F为0。

<答案>

设计题 0.5 12 0

已知描述某组合逻辑电路的函数表达式为 F = A B C + A C + A D， 用增加冗余项的办法消除该电路中可能产生的险象（10分）

<答案>

CD AB 00 01 11 10

存在冒险

消除 F = A B C + A C + A D + A B D

分析题 0.4 4 0

试设计一个8421BCD码的检码电路,要求当输入量ABCD<=2,或>=7时,电路输出F为高电平,否则为低电平。试设计该电路，并用与非门实现之。

要求：

1 建立真值表

2 写出函数的最小项表达式

3 化简函数表达式

（要求按设计步骤做，不要求画逻辑图）。

<答案>

设计题 0.5 10 0

组合逻辑电路的定义是什么？

<答案>指电路任何时刻产生的稳定输出仅仅取决于该时刻各输入值的组合,而与过去的输入值无关

问答题 0.4 3 0

用与非门设计一个三变量的奇数电路。当输入的变量有奇数个1时，输出F为1，否则F为0.

要求：

① 作出该电路的真值表；② 用卡诺图法化简逻辑函数；

③ 所设计的电路没有险象。若有，如何消除，若无，为什么？

（要求按设计步骤做，不要求画逻辑图）。

<答案>

设计题 0.4 10 0

组合逻辑电路中，可以通过增加冗余项的方法来消除险象（ ）

<答案>T

判断题 0.2 1 0

每一个卡诺圈中所包含的最小项的个数为 （ ）

<答案>2n

填空题 0.4 2 1

组合电路设计的第一步是（ ）

<答案>根据给定的逻辑要求缉拿里真值表

填空题 0.4 2 1

功能相同的两个逻辑电路，若其中一个有险象，则另外一个也有险象 （ ）

<答案>F

判断题 0.2 1 0

什么是正逻辑?

<答案>正逻辑——高电平用“1”表示，低电平用“0”表示的逻辑体制。

问答题 0.5 3 0

何谓组合逻辑电路？简述它的设计步骤。

<答案>答：输出只与当时的输入有关，而与以前的输入无关的逻辑电路称为组合逻辑电路。它的设计步骤一般可以分为以下几步：

①根据设计的逻辑要求列出真值表；

②根据真值表写出逻辑函数表达式；

③化简逻辑函数；

④根据给定的逻辑门画出逻辑图。

问答题 0.4 7 0

分析下图所示逻辑电路的逻辑功能。（10分）

<答案>F=B+C+A，三变量非一致电路

分析题 0.6 10 0

设计一个奇偶判别电路，其输入为一位十进制的BCD码。当输入为偶数时，电路输出为0；当输入为奇数时，电路输出为１，如图所示。列出描述该电路的布尔函数真值表并得到最简代数式，并画出逻辑电路图。

<答案>F=（A，B，C，D）=∑M（1，3，5，7，9）+∑d（10，11，12，13，14，15）化简，F=D

设计题 0.6 10 0

分析下图所示逻辑电路的逻辑功能。

<答案>F= +BC当AB为0时，或B=1 C=1 D=0则F=1

分析题 0.6 10 0

用门电路设计一个比较两个三位二进制数A及B的电路，要求当A=B   时，输出F＝1

<答案>

电路的逻辑表达式为F=A1⊕B1+A2⊕B2+A3⊕B3

设计题 0.4 10 0

同步时序电路设计的第一步是（ ）

<答案>作出原始状态图

填空题 0.4 2 1

解释数字电路中关于电平的概念？

<答案>在数字逻辑电路中，标准高电平VSH=2.4V，标准低电平VSL=0.4V；电平高于VSH的用符号H表示，电平低于VSL的用符号L表示。如令H=1 L=0则称为正逻辑体制。

问答题 0.5 4 0

已知函数F（A，B，C，D）=∏M（2，7，9，10，11，12，14，15）试用与非门实现此函数（要求消除险态，写出与非一与非表达式，不必画逻辑图）。

<答案>解：①画卡诺图化简函数成最简与或式

F = A B D + A B D + B C D + B C D

②为消除险态，增加质蕴涵 A C

F = A B D + A B D + B C D + B C D + A C

③用与非门实现

F = A B D·A B D·B C D·B C D·A C

设计题 05 10 0

从组合电路的角度，ROM可看成是由（ ）构成。

①与门电路和或门电路 　②与门电路

③或门电路 　　　　　　④异或门电路

<答案>1

选择题 0.4 2 4

并不是所有的竞争都会产生冒险

<答案>T

判断题 0.2 1 0

消除组合逻辑电路的险态常用方法是那种？

<答案>答：在组合电路的函数简化式中，适当增加质蕴涵项(冗余项)，以消除险态

问答题 0.3 2 0

<答案>用与非门设计一个三变量“多数表决电路”。要求：

①建立真值表; ②写出函数的最小项表达式;

③化简函数表达式; ④将表达式表示成“与非”形式 。

<答案>

①真值表

②写出函数的最小项表达式

F（A，B，C）=m(3,5,6,7)

③化简函数表达式

F(A,B,C,)=AB+AC+BC

④将表达式表示成“与非”形式

F（A，B，C）=AB AC BC

设计题0.5 10 0

逻辑代数中常量1大于常量0 （）

<答案>F

判断题 0.2 1 0

什么是组合险态？

<答案>组合险态—由于组合电路中存在门电路的延时，当某一输入发生变化时在电路的输出端可能出现瞬时的错误现象。

问答题 0.4 3 0

由与非门构成的某表决电路如图例1所示,其中A、B、C、D表示四个人，Z为1时表示议案通过，

（1）试分析电路，说明议案通过情况共有几种；

（2）分析如果议案要通过，谁的表决意见最重要。

<答案>解:(1)由组合电路分析步骤  

      (a)首先逐级写出电路的输出表达式

       Z=AD·AC·BCD

      (b)画出函数的卡诺图      

由函数的卡诺图可看出函数式已是最简;

      (c)列真值表

       从上述分析可看出议案通过情况共有7种

       0111,1001,1010,1011,1101,1110,1111;

      (2)由上面分析可看出只要A=1时议案通过的可能性最大,因而A的表决意见最重要。

分析题 0.6 10 0

已知X=x1x2，Y=y1y2，其中x1，x2，y1，y2∈{0，1}，试用与非门设计一个判X＜Y的逻辑电路。

要求：①列出真值表

②写出X＜Y的表达式

③卡诺图化简

④用与非门表示化简后的函数表达式

<答案>解：①列出真值表

②写出X＜Y的表达式

F=∑m（1，4，5，6，7，13）

③卡诺图化简

F= x1 x2 + x1 x2 y2 + y1 x2 y2

④F= x1 x2 .x1 x2 y2 .y1 x2 y2 （1分）

设计题 0.6 14 0

已知函数F（A，B，C，D）=∏M（2，7，9，10，11，12，14，15）试用与非门实现此函数（要求消除险态，写出与非一与非表达式，不必画逻辑图）。

<答案>解：

（配项加AB）

（消因律）

（消项AB）

设计题 0.6 11 0

本文来源：https://www.2haoxitong.net/k/doc/d2a4d80fa88271fe910ef12d2af90242a995ab47.html