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循环冗余校验(crc)模块设计

发布时间：2022-12-01 16:14:25 来源：文档文库

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实验十三循环冗余校验（CRC）模块设计
一、实验目的
1、学习使用FPGA器件完成数据传输中的差错控制；
2、了解循环冗余校验CRC模块的工作原理
3、应用VHDL语言设计循环冗余校验CRC模块，实现在数字传输中的校验和纠错功能。
3、学习实验环节的设计与实现。
二、实验仪器
计算机、Max+plusII或QuartusII软件、EDA试验箱、示波器。
三、实验内容
原理：CRC即Cyclic Redundancy Check 循环冗余校验，是一种数字通信中的信道编码技术。经过CRC方式编码的串行发送序列码，可称为CRC码，共由两部分构成：k位有效信息数据和r位CRC校验码。其中r位CRC校验码是通过k位有效信息序列被一个事先选择的r+1位“生成多项式”相“除”后得到的(r位余数即是CRC校验码，这里的除法是“模2运算”。CRC校验码一般在有效信息发送时产生，拼接在有效信息后被发送；在接收端，CRC码用同样的生成多项式相除，除尽表示无误，弃掉r位CRC校验码，接收有效信息；反之，则表示传输出错，纠错或请求重发。本设计完成12位信息加5位

CRC校验码发送、接收，由两个模块构成，CRC校验生成模块(发送和CRC校验检错模块(接收，采用输入、输出都为并行的CRC校验生成方式。图12.1的CRC模块端口数据说明如下：

sdata：12位的待发送信息； datald：sdata的装载信号；
error：误码警告信号； datafini：数据接收校验完成；
rdata：接收模块(检错模块接收的12位有效信息数据； clk：时钟信号；
datacrc：附加上5位CRC校验码的17位CRC码，在生成模块被发送，在接收模块被接收；
hsend、hrecv：生成、检错模块的握手信号，协调相互之间关系；
实验要求：
1、设计CRC校验生成模块，采用的CRC生成多项式为X5+X4+X2+1，校验码为5位，有效信息数据为12位。

本文来源：https://www.2haoxitong.net/k/doc/c61257ee76eeaeaad0f33029.html