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EDA实验2 原理图输入法设计8位二进制全加器

发布时间：2011-11-20 10:01:13 来源：文档文库

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实验2 原理图输入法设计8位二进制全加器

一、实验目的

进一步熟悉QuartusⅡ的使用方法，学习时序仿真。

二、实验内容

用Verilog HDL设计一个8位二进制全加器。

可以直接编写程序，也可以利用例化语句调用1位全加器构成8位全加器。并进行编译、综合、适配和仿真。

三、实验步骤：

1. 为本项工程设计建立文件夹

2. 建立Verilog HDL文件

3. 存盘并建立工程

4. 全程编译

5. 时序仿真

⑴ 建立矢量波形文件

菜单操作：file—new

图2-1 选择编辑矢量波形文件

图2-2 波形编辑器

2 设置仿真时间长度

菜单操作：Edit—end time

图2-3 设置仿真时间长度

3 存盘

图2-4 vwf激励波形文件存盘

4 将工程test2的端口信号选入波形编辑器中。

菜单操作：View—Utility Windows—Node Finder，并按

图2-5 向波形编辑器拖入信号节点

选项：Look：工程名；filer：Pins all

5 编辑输入波形

单击输入信号a使之变成蓝色条，激活波形编辑器

图2-6波形编辑器

按

图2-7设置输入信号a的周期

在Tool Zoom 状态下调整波形图

图2-8 设置好的激励波形图

⑹ 菜单操作：Assignments –setting进入以下窗口：

图2-9 选择仿真控制

图2-10 仿真波形输出

图2-11 选择全时域显示

⑺ 仿真：Processing-Start Simulation 或。

注：该实验也可用硬件测试的方法来验证其设计的正确性。

四、实验报告

详细叙述实验内容所要求的设计流程；给出仿真波形图；给时序分析情况。

五、参考程序

module ADDER8B(A,B,CIN,COUT,DOUT);

output [7:0] DOUT; output COUT;

input [7:0] A,B; input CIN; wire [8:0] DATA;

assign DATA =A+B+CIN;

assign COUT=DATA[8];

assign DOUT=DATA[7:0];

endmodule

本文来源：https://www.2haoxitong.net/k/doc/527868ee551810a6f524867f.html

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