无线通信系统的封装技术

无线通信系统的封装技术

　　Telesphor Kamgaing, Kinya Ichikawa等

　　摘要：本文讨论了两种适于低成本、小形状因子的无线通信系统的封装工艺。首先描述了一种嵌入式无源工艺，其目标在于减小RF前端模块的形状因子和基带电源供应，方法是使用高性能的电感、电容、电阻，以及在封装衬底上嵌入的衍生电路。其次，描述了一种新的堆叠封装结构，它适用于通信和无线产品。此封装方案在单一封装内集成高速处理器和存储器，提供优异的信号完整性和高布线密度。

　　关键词：wireless packages；embedded passives；package-on-package；multiplayer organic substrate

　　1介绍

　　计算和通信的会聚持续地增加了未来无线通信系统的复杂性。在过去的几年，手持设备如蜂窝电话已经从简单的语音通信设备进化成为多功能（多媒体）设备，可以在多种网络（GSM、DCS、PCS等）运行，还提供诸如计算、照相、视频、录像、游戏、音乐等等其它功能。同时，对带有无线接入功能的笔记本电脑需求激增。新兴的射频结构如多输入多输出（Multiple Inputs Multiple Outputs，MIMO）被引入以提高数据的传输速率。这些新技术增加了传统无线器件结构的复杂性（图1），包括硅及封装两个层次。在硅的层次，多频带和MIMO射频增加了信号干扰的总量和传输器的噪声敏感度。对基于娱乐能力的需求的增加，需要更强的信号处理能力，这典型地转换为更大的管芯尺寸或更多的管芯，以及更多的板级无源元件如电阻电容，以维持基带的电源供应和管理。在封装层次，引入多种在不同频带的射频操作，导致需要更多的或可重构的天线，以及使前端模块从单一的传输和接收通路进化为更为复杂的结构。这种结构需要多个传输和接收通路，以限制它们之间的互扰。除了这新的无线结构的复杂性之外，对减小形状因子的需求一直存在。这些挑战若通过开发新的便宜可靠的工艺，在封装层次进行处理，不仅能提供最好的性能，也处理了形状因子的趋向以及器件的每单位数量的性能。

　　图 1单频带无线通信器件模块

　　本文描述了两种不同的封装技术，以帮助处理系统在性能和状态因子方面的需求。在下一节我们详细描述了一种嵌入式无源技术，它可能取代在RF前端模块（Front-End Modules，FEM）中传统的表面安装无源器件。特别强调的是其可能性验证，包括设计、制造，以及参数化个别的元件和主要的RF无源子电路。接下来，我们展示了一种新的堆叠封装结构，适用于典型的基带器件。这种新的封装结构在高速度和封装的高密度互连之间提供了额外的平衡，增加了堆叠选项的灵活性。最后，我们总结了两个类型的工艺选项。它们可以减少形状因子，增加元件的集成度，提供了混合、匹配逻辑器件和存储器件的能力。

　　2小型化前端模块和基带电源供应的嵌入式无源工艺

　　2.1 材料回顾和处理

　　在RF模块应用中，业界广泛讨论的有三种类型的嵌入式无源（Embedded Passive, EP）工艺。一是多层组织（Multi-Layer Organic ,MLO）衬底，由基于环氧树脂的电阻电容厚薄膜叠层而成。在这种工艺中，电感和传输线由金属铜镀层蚀刻而成。二是低温共烧陶瓷（Low Temperature Co-firing Ceramic, LTCC）衬底，由较薄的陶瓷印刷电路基板叠层后，在低于1000℃下共烧而成。此工艺的电感和传输线由具有较高熔点的厚薄膜金属（如银及其合金）印刷到陶瓷电路基板上。高电介质常数（high-k）的陶瓷印刷电路基板，叠层到印刷金属薄膜上，制造出平行平板电容。三是由多层无源薄膜组成，沉积在硅、铝、石英或GaAs衬底上。此种工艺中，集成电路生产的材料和工艺被用于制造电感、电阻和电容。所以，最小的形状因子可以通过这种薄膜工艺得到。然而，它的缺点是价格高，也有一些装配问题。

　　作为Intel微处理器封装技术的扩展，以解决未来客户和市场的需求，我们研究了无线模块集成的多层组织衬底叠层EP工艺的实现。图2是一个典型的EP衬底堆叠的剖面示意图，其中表示了电容以及电阻的实现可能性。

　　图 2层叠器件剖面图

　　把无源元件集成到多层组织衬底，首先是把高介电常数的（Ceramic Filled Photo-dielectric,CFP）材料压到核心金属层上，干燥之后，多个金属层再压到CFP上作为顶层电极。然后，通过湿式蚀刻工艺，顶层电极形成图案，CFP被UV曝光，而顶层电极作为屏罩层。CFP中被UV曝光的部份显影并去除，最终得到电容结构的形状，如图2所示。按照核心金属的图案，嵌入式电阻通过丝网印刷方式形成。传输线结构如电感、巴伦则使用标准的BGA封装工艺步骤制作。

　　2.2 单个的嵌入式RF无源器件

　　2.2.1 嵌入式电阻

　　全嵌入式电阻直接在核心衬底的顶上制作。为激活其电学特性，其引脚被接通到封装的表面，使用多层的过孔及互连线。这些“长方形”电阻的最终形状依赖于工艺条件如温度和叠层。初步分析表明，使用两种不同阻值的电浆，电阻设计覆盖的范围为10Ω至48kΩ。构造电阻的一个顶视图如图3（a）所示。

　　（a）

　　（b）

　　图 3 嵌入式电阻及其特性

　　嵌入式电阻主要瞄准无线通信系统的直流电源的传输，所以它们主要特出其非常低的工作频率。首先在室温下使用4线电阻测量技术对直流电阻进行评估。为了检验制造工艺的稳定性，对每一个电阻进行60次不同的测试，其结果做统计分析。第二个评估是电阻的温度线性度，温度从0到90℃变化，每15℃一步。图3（b）为低阻值电阻的温度依存关系。总的阻值随温度的下降小于5%。

　　2.2.2 嵌入式电容

　　 本次研究的电容是平行平板电容，由高k值的薄膜电介质材料夹于两个铜电极之间构成。平行平板电容器被连接到封装的表面，或者使用其它的互连线及多层过孔连接到其它元件，如图2所示。制造的电容值范围从0.3pF至10pF。电容值可以由方程（1）估算，它表示一个典型的平行平板电容的通用方程。

　　 其中，W和L表示顶层电极的宽度和长度，d表示平行电极之间的距离，k为电介质常数。图4（a）所示为此工艺的典型的嵌入式电容的顶视图。

　　 对于RF应用来说，电容关键的电学特性是其品质因子Q，电容值C和自振频率（Self Resonance Frequency，SRF），采用文献[1]报告的方法建模或测试S参数得到。图4（b）所示为测试所得的一个典型的1pF RF电容的Q和C值。多数电容的品质因子在2.4GHz时大约为18，在低频时峰值约为25。这个数值与文献[2]报告的LTCC嵌入式电容相当，稍低于相同电容值的使用硅集成的金属-绝缘-金属（Metal-Insulator-Metal，MIM）电容的品质因子。嵌入式电容的相对低的SRF可推断是由于RF特性的电极及引线的寄生感应。

　　 2.2.3 嵌入式电感

　　 电感是RF设计的关键元件之一，原因是它们在诸如偏置、匹配、滤波以及反馈电路中的多种功能。随着频率的增加，对电感值的要求在降低，但对品质因子的要求却变得更为苛刻。为了替换传统的RF模块中使用集成的基于LC元件的离散滤波器和匹配网络，具有非常高的品质因子的新型电感是必要的。我们设计了几种无线通信系统感兴趣的螺旋型电感，以测试嵌入式无源工艺的能力。一个典型的螺旋型电感如图5（a）所示。它的主要物理参数是迹线宽（W）、迹线之间的间隔（S）、螺旋旋转的次数（N）、内间距（ID）和螺旋所在的衬底层（H）。旋转的次数从1到4.5，覆盖了nH到零点几nH的电感，适用于Wi-Fi、WiMax和UWB感兴趣的频率范围。为了得到合适的电学特性，电感的布线根据文献[1]描述的地-器件分隔指南进行。关键的性能度量，电感L和品质因子Q，由方程（2）和（3） Y参数得到，其中Y（1,1）是从两端口S参数得到的两端口导纳矩阵中的一个元，由文献[4]描述的变换得出。ω是角频率。

　　 在Wi-Fi和WiMax应用感兴趣的频率，1至5nH的电感，品质因子可以达到50至70。例如，图5（b）表示一个2.8nH的电感带有或不带有下层地屏蔽的电感和品质因子。当器件没有一个优化的地屏蔽时，Q峰值减少了大约40-50%，同时SRF和有效的电感值也随之减小。当有一个接地层时，其品质因子仍优于文献[5]报告的CMOS或BiCMOS工艺的电感。文献[6]报告的嵌入封装的电感，具有一个稍低的品质因子，原因是更为靠近地层。

　　3嵌入式RF无源电路滤波器、匹配网络和巴伦

　　 3.1 回顾和设计流程

　　 手持/移动设备上有限的空间里，对RF前端无源构造模块的形状因子提出了越来越多的关键要求。RF无源构造模块的小型化将最终降低产品的成本。典型地，这些构造模块包括滤波器（LPF/BPF/BSF）、巴伦和匹配网络。

　　 集成的无源电路可以使用分配式或集总式元件设计。在典型的PCB和封装工艺上，分布式元件易于获得。电路元件对电磁波长的依赖导致大面积的电路。使用集总元件如L、C的设计提供了紧凑性和优越的电学特性。使用嵌入式无源工艺，我们设计了几个滤波器和匹配网络，按照下面三步设计流程：（1）基于带内插入损耗和带外带除需求，决定电路的拓扑；（2）电路级的仿真和优化，按反映集总元件真实数值的L、C的定值计算，由衬底提供；（3） 3D模型和布线优化，以适应互连和元件到元件间的相互作用。

　　 3.2 滤波器的实现和特性

　　 我们制作并测试了用于WLAN应用的几个RF滤波器。图6所示为一个谐波抑制低通滤波器的顶示图，及其模型与实测的电学性能，它适用于WLAN前端模块的发送通道的应用。该五元件滤波器包括两个嵌入式电感和三个电容，约占1.8mm x 2.6mm的面积，其通带的插入损耗小于0.5dB，二次和三次谐波的抑制分别优于33dB及45dB。这些性能接近或优于文献[7]中报告的基于叠层的类似的滤波器。

　　 一个用于2.4GHz应用的窄带WLAN带通滤波器的频率响应如图7所示。更重要的是，这个滤波器体现了在WiMax应用频率上较高的信号抑制，使其适于在未来的多频单封装的应用，那里Wi-Fi和WiMax要共存。

　　 3.3 匹配网络设计和特性

　　 匹配网络常用于在两个不同的RF元件之间，把它们从一个阻抗转换到另一个阻抗，以最大化RF能量的传输。它们可以在接收通路，从VCO到混频器、滤波器到LNA，以及在发送通路，从PA到天线中找到。

　　 对匹配网络的不同拓扑如T型和П型，我们在嵌入式无源工艺中既使用了商用的设计工具，也使用了自制的设计工具进行研究。作为一个例子，图8示意了一个差分CMOS低噪声放大器（LNA）的频率响应，其输入匹配网络在封装上实现。此匹配网络的尺寸是2mm x 1.5mm，相对于其它无匹配的电路提供约5.8dB的插入损耗（或增益）改善。

　　 3.4 嵌入式巴伦设计和特性

　　 巴伦是无线系统中的集成元件，用于从一个不平衡的输入中得到平衡的输出。平衡的输出要求输出的两个端子上的信号幅度是输入信号幅度的一半，而相位则相差180°。它们是双平衡混频器、推挽放大器和天线与RF前端之间匹配的重要元件。RF巴伦的无源实现，可以有好几种类型，例如180°混合型、集总元件滤波器型和使用一对传输线的Marchand型[8,9]。图9所示为本文评估的巴伦的3-D图示。它是一个补偿式Marchand型巴伦，盘绕式结构。由于它的增强的相互电容和电感，这种螺旋式结构巴伦，相对于那些直线或微带线实现的设计来说,非常适用于相对低的频率的应用。

　　 器件的尺寸是7mm x 4mm，此50:100Ω巴伦的工作频率是2.4GHz，适于蓝牙和WLAN应用。图10所示是此器件的电学性能。这些数据采用一个4端口性能测试网络分析仪测量。差分插入损耗，表示从输入端口到两个差分输出端口的总的能量传输损耗，在从1.8~3.4GHz这个频率范围之内，小于1dB。两个输出端口的信号差异，表示为幅度不平衡和相位不平衡，在1.8-3.4GHz范围之内，分别小于1dB和6°。这些性能都优于文献中所报告的。进一步的性能提高可以通过对设计变量如螺旋巴伦的几何尺寸：内直径、迹线宽度和迹线间隔等进行严格的优化来达成。

　　 3.5 嵌入式无源器件的挑战和实现

　　 PCB业界的叠层EP工艺具有低成本、简单的制造过程和很少或没有装配问题。尽管如此，所报告的在PCB上嵌入的电容和电阻的公差仍然在20%左右。在EP中引入激光修正工艺后，嵌入式电阻的公差可以优于1%。叠层电容的挑战仍然存在，对激光修正来说，其结构的几何尺寸是一个限制因素。电容器，在大多数RF前端设计中起主要作用的无源器件，对强大的SiP应用来说，必须具有不大于约5%的公差。这个公差的改善需要对工艺参数的严格控制，与高k电介质材料的厚度和电极的图样都有关联。

　　 在未来无线通信系统中，引入嵌入式无源器件是小型化RF前端模块的关键。必须注意到，在不同的RF构造模块之间的越来越多的相互作用，与多模多频带，特别是不同的无线标准被并入同一封装之内有关。另外，无线频带如WCDMA和Wi-Fi或蓝牙之间的邻近要求带通滤波器具有更尖锐的边缘。在25~30GHz，那里将产生UWB应用的更高阶谐波，相关的EP工艺应该能够提供优异的电性能。要达成这个目标，将需要持续的材料研发和集成，以及在工艺中严格的公差控制。

　　4增强3D集成的堆叠式封装再封装（Package-On-Package）工艺

　　 4.1 回顾和背景

　　 SiP（System in Package）工艺的挑战有几种特性，如堆叠4、5和多于6个管芯于单一封装内[10]，集成处理器和存储器管芯成为一个多芯片系统，把管芯堆叠到堆叠的封装内等等。

　　 封装再封装（Package-on-Package,POP）堆叠已经成为OEM厂商一个重要的特征。其优点是可能的最小的封装尺寸、混合的和匹配的逻辑与多存储，以及装配的灵活性。因为单独的封装在堆叠之前已经测试知道是好的，OEM可以在它们那里堆叠POP为客户进行组合。

　　 虽然在业界已经有一些堆叠封装的概念，但我们仍然需要继续审视堆叠技术，以满足大量客户涌现的需求。不是所有客户的需求都可以用现存的技术来满足。例如，一些业界概念没有布线密度要求。

　　 本节所建议的是一种新型封装结构，在高速和封装的高密度互连之间提供额外的平衡，提供堆叠结构的灵活性。图11和图12为这种新封装概念的剖面图，我们称之为SP-CSP （Stacked-Chip Size Package）。

　　 在这个例子中，堆叠了两个封装。顶层的封装是一个多芯片封装，它堆叠了FLASH和RAM存储器。这个封装使用常规的工艺装配，称为MMAP（Matrix Molded Package ）。底层的封装是一个单一芯片，设想是封装了一些逻辑芯片。在底层封装的前面，有一些凸起的（land）引脚，通过中间衬底（interposer），放置在封装的周边。这些凸起的引脚用于顶层和底层封装之间的通讯，顶层封装就安装在这些引脚之上。三个封装的堆叠也是可能的，只要总的堆叠高度满足产品的要求。这个封装的好处在于每一个单独的封装在堆叠之前，都可以作为一个BGA封装进行测试。换句话说，可以选出好的封装来做最后的装配。

　　 4.2 材料和方法

　　 连接顶层和底层封装的插入层（interposer）是实现这个概念的关键构造模块。垂直方向的互连必须是高密度的，需要高度在底层装配一个或两个管芯。于是，它比一个常规的焊球连接需要更高的Z方向连接的纵横比。

　　 图13和14表示的是这个互连结构的原理图和SEM相片[12]。铜柱种植于一个玻璃交织树脂核心衬底，然后通过真空热压力压到底层封装的衬底上。在装配完顶层和底层封装之后，使用焊球回流工艺进行互连，紧密连接这两个封装。在单行的周边引脚共160个连接中，最小的互连间距是0.33mm。在一个14 x 14mm封装的双行连接，可以实现330个连接。

　　5结果

　　 表1和表2给出了可靠性测试的结果[13]。虽然样片的大小还不够大，能得到最后的结论，但已经是非常鼓舞的了。在重点测试中，没有出现电学失效现象。这些测试结果中值得注意的是，互连焊接点的可靠性不仅仅是BGA封装，而且包括SP-CSP，即使缺少底部填充材料，SP-CSP还是表现出一个非常弹性的焊接点可靠性性能。

　　 5.1 热-机械测试

　　插入层和衬底连接的可靠性测试，采用3级预处理的温度周期测试。图15给出了一个铜柱和衬底引脚连接的电阻值。在温度测试周期中，连接电阻没有变化，即使经过1000’B’处理温度周期之后，它们也没有增加。

　　 5.2 湿度测试和离子迁移

　　 封装的完整性对湿度的敏感性以及金属离子的迁移，采用预处理之偏置HAST测试。3.3V的电压施加到每一个互连焊球上。没有检测到漏电流。另外，采用EDX （Energy Dispersive X-ray）分析法也没有检测到锡及铜的迁移。

　　 5.3 高温储存

　　 施加高温储存测试以检测其内部金属化合物的变化。图16是一个处于铜柱和镍-金衬底引脚之间的锡接点的剖面SEM图像，它经过了150℃下500小时的存储。在铜和锡之间观察到一个金属薄层。主要的担心是这个金属化合物的脆性可能导致的断裂。但即使过了1000个小时，也没有观察到这个金属层的增长。

　　 5.4 信号完整性

　　 在堆叠封装中可能的电性能问题，是由从BGA到顶层封装的环线电感而引起的能量传递。另一个问题是封装之间杂乱的布线而导致的串扰。电学建模的结果是，SP-CSP可以维持优良的信号完整性，它将能够满足未来产品对能量传输和更高速总线串扰的要求。在顶层封装衬底上，微带线结构的地平面有助于减少串扰。另外，SP-CSP可以用更短的连线布线，因为连线可以从封装的任一边沿进行。这将减少很多的环线电感。

　　 5.5 讨论

　　 SP-CSP可以在封装周边的任一边进行顶层和底层之间的电连接。这个结构上的优势提供了布线的灵活性，而且环线电感可以控制在一个小的数值。所以，在处理器和存储器之间可以设计一个高速的总线。这是这种封装的一个主要优点。

　　 图17是一个功能工程样片的例子，它使用一个SP-CSP封装平台，采用实际的处理器和闪存（FLASH）存储管芯，以验证信号布线的灵活性。封装的尺寸是13 x 13mm，具有96个封装到封装的连接管脚，大小是0.5mm。

　　 图18a和图18b所示是一个160管脚的连接例子，单行引脚，位于14 x 14mm封装的周边。它把封装到封装的互连间距从0.5mm减小到0.33mm。

　　 虽然0.33mm间距的BGA是可能的，但是其测试采用目前的技术来做却是非常困难的，原因是插座设备和自动化问题，因为堆叠之前进行测试是SP-CSP的主要优点，这是一个严重的问题。一个可能的解决方法是，测试引脚如图18（a）所示用0.8mm间距LGA放在中间区域。这样，在测试顶层封装时，就可以使用旧的测试设备来测试这些LGA引脚，无须探测那些0.33mm间距的BGA了。

　　6在封装中嵌入逻辑管芯

　　 SP-CSP堆叠封装的一个原始概念是在封装的周边放置有引脚。它需要顶层模块做一个定制的封装，带有周边的引脚，与现成的存储器产品不兼容。由于这个限制，很难成为一个商业模式。因此，我们扩展了这个概念，使得带有区域阵列引脚的标准存储器封装也可以用于堆叠。图19表示出底层封装中嵌入管芯的代表性的原理图。

　　 在这个概念中，一个单边的衬底作为底层封装的再分配层，用热压键合技术压上。封装与原始结构的不同之处如图20所示。原理图中采用了一个单层衬底，但也可以使用一个双金属层衬底，以制作一个微带线结构或作高密度的再分配。

　　7结论

　　 目前的BGA多层组织衬底工艺，对Intel的微处理器封装来说是非常成熟的，已经扩展了包括嵌入式无源器件的能力。具有优异电性能的多个电感，以及嵌入式电容和电阻都已经制作并全部测试。使用WLAN/Wi-Fi作为参考，我们成功地集成了一个2.4/5 GHz WLAN模块的所有的RF无源构造模块，包括巴伦、匹配网络、同向双工器和滤波器。它们展示了优异的电性能，占有非常小的体积。对选择的结构进行的有限统计分析表明，嵌入式无源工艺的大规模制造的稳定性是确认无疑的。为了在未来小型化非RF无线通信封装，我们也介绍了一个新的堆叠封装解决方案。我们证明一个SP-CSP封装平台可以成为未来的多芯片堆叠产品的解决方案。它提供了优秀的信号完整性、灵活性高的布线设计能力，封装可靠。这两个工艺仅仅是为未来无线通信需要而研发的多个封装方案中的两个。

　　（黄国勇译）

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　　“本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文”

本文来源：https://www.2haoxitong.net/k/doc/3578beac951ea76e58fafab069dc5022aaea4684.html