基于AD6655的多通道高速数据采集系统设计

发布时间：2016-06-25 20:53:25 来源：文档文库

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摘要：给出了多通道高速数据采集系统的具体设计方案。以AD6655为例设计4路采集系统，结合实际工程应用重点分析设计了A/D采样输入端的匹配网络、采样时钟电路和LVDS数据传送等关键技术。对采集系统的主要性能进行了测试、仿真及分析。关键词： AD6655；匹配网络；LVDS；多通道高速数据采集

在无线通信系统中，最早采用两级转换式超外接收机架构[1]，即采用两次模拟下变频转换电路，先将信号频率从射频转换到数百兆赫兹的第一中频，再经第二次变频转换到数十兆赫兹的第二中频，然后模拟正交解调，最后才进行A/D采样。双级转换接收机在AD采样之前经两次下变频和模拟正交解调，不仅系统复杂，还需要许多零件，成本高。另外模拟解调存在零漂和正交功分器输出功率难以平衡的缺点，相位也难以达到理想正交，因此会产生解调误差。随着数字技术的飞速发展，数字电路处理精度及稳定性越来越高。中频采样技术能够大大降低A/D的采样速率而不影响信号的恢复，同时也可以减轻后续信号处理的负担。在接收系统中应用中频采样技术[2]能够实现对第一中频信号进行采样，减少系统的模拟混频环节，降低复杂度和减少系统成本。数字正交解调技术解调出来的I、Q通道间的幅度一致性、相位正交性远远优于两级转换式接收系统的正交解调方法。本文结合中频采样技术和数字正交解调技术，给出一种多通道数据采集系统设计方案及其性能分析与测试方法。4个天线接收的射频信号经一次混频得到中频信号， FPGA通过SPI接口配置AD6655，完成对中频信号同步采样和数字下变频得到4路基带I/Q信号，再将数据存入FIFO存储器中，通过LVDS输出接口将采集数据送给后端的数字信号处理器(DSP)进行处理。重点研究A/D输入前端匹配网络，时钟电路模块和A/D输出LVDS接口技术的设计。1 高速数据采集系统设计 4通道高速数据采集板（以下简称采集板）硬件平台原理图。采集板主要包括ADC6655、采样时钟模块、匹配网络、数据传送接口、电源等模块。其工作流程：采集板的输入端口与射频电路连接，输出端接口与FPGA平台连接,FPGA通过SPI总线接口配置采集板的工作方式。天线接收信号经过射频电路混频到中频信号，中频信号传送到采集板进行中频采样，通过FPGA控制将采集到的数据存储到FPGA平台上的FIFO中，以便进一步进行信号分析处理。

2 关键技术的实现2.1 AD6655的结构和特点采集板上选用ADI公司AD6655芯片[3]，AD6655是一款高度集成、功能强的中频接收器件，双通道14 bit宽，80 MS/s、105 MS/s、125 MS/s、150 MS/s采样率的A/D转换器；内部集成有一个宽带数字下变频器(DDC)、峰值检测器、RMS信号功率监测器[4]。 AD6655具备以下特点： (1)信噪比SNR为74.5 dBc 32.7 MHz BW：70 MHz@150 MS/s； (2)无杂散动态范围SFDR为80 dBc 70 MHz@150 MS/s； (3)1.8 V模拟供电，1.8 V~3.3 V COMS输出供电或1.8 V LVDS输出供电； (4)集成有1~8倍的时钟分频器； (5)采样频率最高150 MS/s，中频采样频率高达450 MS/s，内置ADC参考电压，集成采样保持输入电流，稳定的时钟占空比以及95 dB通道的隔离度； (6)集成DDC，32 bit NCO，半带插值滤波和FIR滤波，支持实部和虚部输出模式。其主要应用于智能天线系统、通信系统、I/Q解调系统、CDMA、3 G等接收系统中[4]。2.2 采样时钟电路设计采集板对各通道间信号的一致性要求很高，A/D对采样时钟要求较高，所以对ADC要求同步采样且各采样时钟信号采用LVDS差分信号形式。在布线时要求时钟信号线、A/D输入端信号线等长，以减少时延误差和时钟抖动。模拟与数字分离，隔离各通道间信号以减少通道之间的干扰和互耦等问题。2.3 AD输入端匹配网络的设计 A/D输入端的匹配网络设计至关重要，关系到系统的总体SNR和动态范围等性能。AD6655模拟信号输入采用差分模式[5]，因此使用差分放大器驱动AD6655。在驱动器与ADC接口之间要设计一个匹配网络[6]，一方面匹配驱动器的负载，另一方面匹配AD6655的输入阻抗。根据AD6655的散射参数和阻抗参数采用谐振匹配法设计一个匹配网络[7]，以抵消ADC SHA网络中的寄生电容，使得AD6655输入阻抗表现为纯阻抗特性，从而改善带宽，通带更平坦，SNR与SFDR性能也得到提高。由于AD6655是电容开关ADC转换器，因此它的输入阻抗随输入信号频率的变化而改变。图2给出了AD6655内部输入并联阻抗示意图，表1给出了AD6655接近标准中频信号频率的输入并联阻抗。

谐振匹配方法如下[8]：如果A/D输入阻抗为复数且表示为Zin=R+j×X，其中R为复合输入阻抗的等效串联电阻实部分，X为串联电抗，则可以求出一种网络，将复合阻抗变换为理想负载。在工程设计中通常把输入阻抗等效为一个并联RC网络。通过并联的方式，使用一个并联电感，以谐振的方式抵消电容性电纳，使得输入阻抗剩下RC并联等效电阻中的高阻抗电阻部分。使用电感并联的好处在于该并联电感能吸收低频率闪烁噪声和直流失调，从而减小了零频率附近的噪声。2.4 LVDS与SPI数据传输技术 ADC输出采用LVDS低压差分信号输出[9]。采用低压差分信号摆幅串行LVDS接口输出与其他串行接口相比所需要的额外电路简、单易于实现、耗电量小、功耗低[10]。在高速信号线的情况下，LVDS信号的另一个好处是：由于LVDS信号是低电压摆幅和差分信号，所以能有效地限制电磁辐射和较高的抗干扰特性。 SPI[11]接口与FPGA实验平台连接，通过SPI接口实现对ADC6655工作方式的控制。3 系统性能分析3.1 信噪比SNR 理想ADC信噪比的定义[12]：由SNR公式可知，时钟频率和总带宽内的时钟抖动会对信噪比造成影响。在时钟频率一定的情况下，减少时钟抖动，从而提高信噪比。在实际工程中，总带宽内的抖动主要取决于外部时钟的抖动，外部时钟的抖动会使转换噪声增大，SNR性能变差，因此在设计时外部时钟稳定性要高。同时合理的布局布线可以降低信号线之间的电磁干扰和互耦，提高外部时钟的稳定性。ADC的时间延时，电磁干扰和信号之间的串扰与互耦在设计时都要考虑。3.2 有效位数ENOB 有效位数(ENOB)是当用一个满度正弦波输入信号激励ADC时，对其输出的快速傅里叶变换(FFT)分析所得到的。计算所有噪声和失真项的平方和的平方根值，可定义信号对噪声加失真的比率，称作信纳比(SINAD)。用于计算SINAD和ENOB的噪声和失真不仅包括折合到输入端的噪声，而且包括量化噪声和失真项。SINAD和ENOB用于测量ADC的动态性能。一个理想的N bit ADC的理论SNR，由以下公式给出[13]：在高速ADC中,使SFDR达到最大的两个基本限制是前端放大器和采样保持电路产生的失真,以及由于ADC编码器部分传递函数的非线性产生的失真。获得高SFDR的关键是将这两个非线性误差减至最小。在实际工程中，虽然从ADC外部没有办法显著减少由其前端引起的固有失真,但是通过适当地加入抖动(即在模拟输入信号人为地加入外部噪声),可减小ADC的编码器传递函数中的DNL误差。4 测试采用ADI公司提供的测试工具VisualAnalog进行测试分析。测试方法：AD6655的采样频率75.0 MS/s，输入正弦波信号频率为10.006 7 MHz，采样深度为8192个采样点，利用Hanning窗对采样数据进行加权，然后进行FFT频谱分析，频谱。数据显示频谱谱峰正好出现在10.01 MHz频率点上，此外频谱中还有一些其他尖峰，它们是由于AD6655转换器的非线性引起的谐波。通过对采样数据分析得：

(1)A/D输出信噪比SNR为74.946 07 dBc，信噪比高说明了系统抑制噪声能力强。 (2)信纳比SINAD为74.771 07 dB。由（3）式计算得有效位EONB为12.128 08 bit。可知系统动态范围大。 (3)无杂散动态范围SFDR为91.546 9 dBc，表明ADC线性性能好且动态范围大。 (4)基频在10.006 71 MHz功率为-1.000 2 dBFS；二次谐波功率为-92.305 4 dBc；三次谐波功率-91.610 3 dBc；总谐波失真THD为-88.805 7 dBc。从分析数据可知系统受干扰小。本文基于软件无线电的思想，设计一个多通道高速数据采集系统。结合实际工程重点分析设计了A/D采样输入端的匹配网络、采样时钟电路和LVDS数据传送等关键技术。测试结果表明，该系统具有信噪比高、动态范围大等性能特点。在实际的工程应用中，通过采集板预留的同步接口，让多块采集板协同同步工作，即可实现多于4路的高速数据采集。