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Altera IP 核 NCO 相位增量计算

发布时间：2015-06-23 来源：文档文库

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Altera IP 核 NCO 相位增量计算数字下变频中基于IP核的NCO设计
作者：四川大学电子信息学院魏明强来源:电子设计应用2009年第6期
引言
软件无线电接收机系统中频信号处理算法的核心就是数字下变频(DDC算法，而数控振荡器(NCO是决定数字下变频性能的最主要因素之一。近年来采用IP核设计基于FPGA的数字系统成为趋势，采用经过严格测试和优化的IP模块，能大大减少设计和调试时间，降低开发成本，增强设计灵活性，从根本上提高设计性能。因此本文提出一种采用IP核设计数控振荡器的新方法，以满足软件无线电接收机下变频系统对NCO提出的高性能要求。
NCO在数字下变频中的作用
作为数字下变频的核心部分，数控振荡器具有频率分辨率高、频率变化速度快、相位可连续线性变化和生成的正弦余弦信号正交特性好等特点，数字化的相位和幅度可以实现高精度的数字调制解调。数字通信的发展要求数据传输速率进一步增高，如何得到一个可数控的高频载波信号是实现高速数字通信系统必须解决的问题。

如图1所示，正交结构的数字下变频由一个数字控制振荡器、一对正交数字混频器和两个高效的低通滤波器(LPF组成。其中，NCO用于产生两路正交的正/余弦载波样本值，数字混频器使正/余弦样本与采样样本混频相乘，进行频谱搬移，低通滤波器则用于滤除混频过程中产生的带外信号，输出两路正交的基带信号。
作为实现数字混频的重要模块，NCO的目标就是产生一个频率可变的正弦或余弦样本，如式(1所示：
s(n=sin(ωcn=sin(2πnfc/fs (1 式中，fc为本地振荡频率即NCO的输出频率，数值上与DDC输入信号的载波频率相等；fs为NCO的时钟频率，数值上与DDC输入信号的采样频率相等。对于软件无线电数字接收机的下变频部分，一般要求NCO产生的正弦波样本具有以下特点：频率分辨率要高，就是当频率控制字K增加或减小
单位值时，正弦波的频率变化量要尽可能小；频段要宽，这样才能满足软件无线电高兼容性的要求；频率转换时间要短，因为软件无线电接收系统要求对信号的接收与处理具有实时性；频率改变时，输出相位连续，改变频率控制字，相位增长率改变，但输出相位保持连续。这些特点显然对NCO的性能提出了很高的要求，因此NCO的设计与优化在数字下变频器中有举足轻重的作用。
NCO的设计指标和相位扰动技术

设NCO的频率控制字(相位增量为M，相位累加器位数为N，时钟频率为Fclk，输出频率为fout，频率分辨率为Δf。相位累加器位数一定时，频率控制字和时钟频率决定了NCO的输出频率，它们的关系如下：
fout=Fclk×M/2^N M = fout * 2^N / FCLK (2
此时N值的大小决定了频率分辨率的大小，可得到： ?f=Fclk/2^N (3
基于以上理论，按照软件无线电接收机下变频系统的设计要求，假定NCO模块各个参数满足下列指标：DDC输入信号的采样频率即系统时钟频率Fclk=80MHz；DDC输入信号的载波频率即本地振荡频率fout=14.4MHz；频率分辨率?f≤0.02Hz；无杂散动态范围SFDR≥100dB；信噪比SNR≥100dB；功耗P≤100mW。
设计指标中SFDR尤为重要，因为占主导因素的相位截断误差造成了频谱杂散，这大大限制了SFDR。通常情况下相位截断误差占主要因素，因此必须尽量减小。可以证明，除非频率控制字是2的整数幂次方，否则由于相位累加器的位数有限将产生杂散，在区间(0, Fclk/2(Fclk为时钟频率内相位截断误差的频谱由若干根离散谱线组成，并且呈现出周期特性。可以设想，如果能打破该周期性，就可减少相位截断误差的影响。相位扰动技术的依据正是这一理论，其核心思想是在每个时钟脉冲到来后，通过给相位累加器的输出中加入满足一定统计特性的随机信号来打破误差序列的周期性，使得误差的功率谱由原来的离散谱线变成均匀分布的宽带噪声，从而大大提高SFDR，降低杂散。相位扰动技术的基本原理如图2所示。

基于IP核的NCO设计和仿真
NCO的设计采用Altera公司的NCO知识产权核，它的设计全部在FPGA开发软件Quartus II 7.2环境下进行。NCO-V7.2是Altera公司新发布的NCO IP核，它是一个高性能、高度参数化的NCO
处理器，支持该公司的Cyclone、Stratix等系列器件，提供基于查找表、CORDIC(Coordinate Rotational Digital Computer，坐标旋转数字计算机算法和乘法器三种结构，并能进行频谱分析。下面介绍具体设计流程。
启动Quartus软件并建立工程目录，打开生成NCO的IP核工具。
选择器件型号。考虑到NCO用到的时序逻辑较多，对寄存器资源要求高，故应选择FPGA而非CPLD。芯片最好采用低电压供电，以降低器件功耗，同时减少电磁干扰。较高的设计指标要求芯片内部逻辑单元或者RAM资源比较丰富，保证完成设计的同时留有余量，充分体现“软件无线电”的灵活性。器件成本应该低廉而且货源充足易于采购。综合考虑，Cyclone II系列的EP2C8Q208C8这款芯片性价比较高，并能满足以上各项要求。

选择NCO的生成算法。IP核提供查找表算法(包括大表型ROM和小表型ROM、CORDIC算法和乘法器算法，各自具体特点如表1所示。从表1中可以看出，基于乘法器的NCO需要DSP模块，采用查找表结构的NCO需要大量RAM资源，而CORDIC算法则要消耗大量的逻辑单元。在其他条件相同的情况下，四种算法消耗的器件资源如表2所示。从表中可以看出，CORDIC算法没有用到RAM和DSP模块，而只消耗器件33%左右的逻辑单元，因此选择CORDIC算法设计NCO比较合适。基于CORDIC迭代算法的数控振荡器仅用移位寄存器和加法器就可产生正余弦信号，不但省去了传统NCO庞大的存储器资源，而且保留了一般数控振荡器频率分辨率高、频率变化速度快、相位可连续线性变化、生成的正余弦信号正交特性好等特点，非常适用于在正交数字混频器中进行高速高精度的数字调制解调。
根据具体指标设置合理的参数。图3所示为基本参数的设置界面。首先设置NCO的时钟频率和输出频率，分别为100MHz和14.4MHz，并将Fclk和Δf代入公式(3，得N为32，此时实际分辨率为0.0186Hz，小于0.02Hz，满足设计要求。结合公式(2，IP核根据fout自动计算频率控制字M，此时实际输出频率绝对误差仅为0.0088Hz。

然后设置相位字长P(相位分辨率、幅值量化位数M和相位扰动三个参数。可以证明，如果取CORDIC旋转的精度等于截断后相位的分辨率2π/2P，那么CORDIC旋转得到的相位误差最大为理想截断后相位分辨率的两倍，相当于在理想截断的基础上再截断一位。因此，CORDIC方式实现的NCO得到的SFDR要比查表法得到的SFDR最多低6.02dB，即为6.02(P-1dB。根据100dB无杂散动态范围的设计要求，相位字长P

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